Pll回路

Pll circuit

Abstract

(57)【要約】 【課題】 大幅に回路規模が増加したり、外部からの制 御信号等が供給される端子の増加を伴うことなく、高速 ロック特性且つ低ジッタ特性を同時に有するPLL回路 を提供する。 【解決手段】 第1の比較手段によって電圧制御発振手 段の発振出力と基準信号との周波数/位相差を比較し、 第1のチャージポンプは第1の比較手段による比較結果 に基づいて時定数を充放電し、第1の比較回路を構成す るフリップフロップの出力を増幅するバッファを有した 第2の比較手段によって電圧制御発振手段の発振出力と 基準信号との周波数/位相差を比較し、第2のチャージ ポンプは第2の比較手段による比較結果に基づいて時定 数を充放電し、これら第2の比較手段は第1の比較手段 の位相差−出力電圧特性より利得が高く、第2の比較手 段は位相差−出力電圧特性に不感帯を有する場合に、第 1の比較手段に不感帯を解消するための第1の遅延回路 を挿入する。
PROBLEM TO BE SOLVED: To simultaneously provide high-speed lock characteristics and low jitter characteristics without accompanying increase of a circuit scale and terminals by providing first and second comparison means for comparing the frequency/phase difference of oscillation output and reference signals and first and second charge pumps for charging and discharging a time constant based on compared results by the respective comparison means. SOLUTION: The comparator circuit 10 of this PLL circuit is provided with characteristics without a dead zone and the reference signals Fref and oscillation signals Fout outputted by a VCO for which a frequency is controlled are inputted. The comparator circuit 20 can be the one of the characteristics with the dead zone and signals are inputted from points n01, n02, n03 and n04 inside the circuit of the comparator circuit 10. Control signals Sup1 and Sdown1 outputted by the comparator circuit 10 are supplied to a charge pump 30. On the other hand, the control signals Sup2 and Sdown2 outputted by the comparator circuit 20 are supplied to the charge pump 40. COPYRIGHT: (C)1999,JPO

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    US-6954511-B2October 11, 2005Sony CorporationPhase-locked loop circuit and delay-locked loop circuit